INHOUDSOPGAWE:

Ontwerp van UART in VHDL: 5 stappe
Ontwerp van UART in VHDL: 5 stappe

Video: Ontwerp van UART in VHDL: 5 stappe

Video: Ontwerp van UART in VHDL: 5 stappe
Video: Testing an Arty A7 with Pmod DA4 2024, November
Anonim
Ontwerp van UART in VHDL
Ontwerp van UART in VHDL

UART staan vir Universal Asynchronous Receiver Transmitter. Dit is die gewildste en eenvoudigste seriële kommunikasieprotokol. In hierdie instruksies leer u hoe u 'n UART -module in VHDL kan ontwerp.

Stap 1: Wat is UART?

Om met verskillende randapparatuur te kommunikeer, gebruik die verwerkers of beheerders gewoonlik UART -kommunikasie. Dit is 'n eenvoudige en vinnige reekskommunikasie. Aangesien UART byna alle verwerkers 'n minimum vereiste is, is dit gewoonlik ontwerp as sagte IP-kerne in VHDL of Verilog vir hergebruik en gemaklike integrasie.

Stap 2: Spesifikasies

Die spesifikasies van die ontwerpte UART word hieronder gegee:

* Standaard UART -seine.

* Instelbare baud-tempo van 600-115200.

* Steekproefneming = 8x @ontvanger

* FPGA beproefde ontwerp - op Xilinx Artix 7 -bord.

* Getoets op UART -randapparatuur, Hyperterminal suksesvol - alle baudrates

Stap 3: Ontwerpbenadering

  1. Ons sal drie modules ontwerp, wat ons later sal integreer om die UART te voltooi.

    • Sendermodule: sorg vir seriële data -oordragte
    • Ontvanger -module: sorg vir seriële data -ontvangs
    • Baud generator Module: sorg vir die generering van baud klok.
  2. Baud generator module is dinamies konfigureerbaar. Dit genereer twee baud -horlosies vanaf die hoofklok, volgens die gewenste snelheid. Een vir sender, ander vir ontvanger.
  3. Ontvanger module gebruik 'n bemonsteringssnelheid van 8x om die waarskynlikheid van fout by ontvangs te verminder, dit wil sê, ontvanger baud klok is 8x sender baud klok.
  4. Beheer seine om transmissie en ontvangs te beheer, sowel as onderbreeksein.
  5. Standaard UART -seriële koppelvlak sonder pariteitsbit, one stop and start bit, 8 databits.
  6. 'N Parallele koppelvlak om met gasheer te kommunikeer, dit wil sê 'n verwerker of kontroleerder wat parallelle data van en na UART voed en ontvang.

Stap 4: Simulasie -resultate

Simulasie resultate
Simulasie resultate

Stap 5: aangehegte lêers

* UART -sendermodule -vhd -lêer

* UART -ontvanger -module - vhd -lêer

* Baud generator module - vhd lêer

* UART -module - Die belangrikste boonste module wat bogenoemde modules integreer - vhd -lêer

* Volledige dokumentasie van die UART IP Core - pdf

Vir enige navrae, kontak my gerus:

Mitu Raj

volg my:

Vir navrae, kontak: [email protected]

Aanbeveel:

Ontwerp van 'n eenvoudige vierweg-stel assosiatiewe kasbeheerder in VHDL: 4 stappe

Ontwerp van 'n eenvoudige vierweg-stel assosiatiewe kasbeheerder in VHDL: 4 stappe

Ontwerp van 'n eenvoudige vierweg-stel assosiatiewe cache-beheerder in VHDL: In my vorige instruksies het ons gesien hoe om 'n eenvoudige direkte gekarteerde kasbestuurder te ontwerp. Hierdie keer beweeg ons 'n stap vorentoe. Ons ontwerp 'n eenvoudige assosiatiewe kasbestuurder met vier rigtings. Voordeel? Minder miskoers, maar ten koste van perfo

Ontwerp van 'n programmeerbare onderbrekingsbeheerder in VHDL: 4 stappe

Ontwerp van 'n programmeerbare onderbrekingsbeheerder in VHDL: 4 stappe

Ontwerp van 'n programmeerbare onderbrekingsbeheerder in VHDL: Ek is oorweldig deur die soort reaksies wat ek op hierdie blog kry. Dankie ouens dat julle my blog besoek het en my gemotiveer het om my kennis met julle te deel. Hierdie keer bied ek die ontwerp aan van nog 'n interessante module wat ons in alle SOC's sien - Interrupt C

Ontwerp van 'n eenvoudige kasbeheerder in VHDL: 4 stappe

Ontwerp van 'n eenvoudige kasbeheerder in VHDL: 4 stappe

Ontwerp van 'n eenvoudige cache -beheerder in VHDL: ek skryf hierdie instruksies, want dit was 'n bietjie moeilik om 'n verwysing -VHDL -kode te kry om te leer en 'n kasbestuurder te begin ontwerp. Ek het dus self 'n kasbeheerder ontwerp en dit met sukses op FPGA getoets. Ek het p

Ontwerp van I2C Master in VHDL: 5 stappe

Ontwerp van I2C Master in VHDL: 5 stappe

Ontwerp van I2C Master in VHDL: In hierdie instruksies word die ontwerp van 'n eenvoudige I2C master in VHDL bespreek.OPMERKING: klik op elke prent om die volledige prent te sien

Ontwerp en realisering van 'n stelsel van oriëntasie van fotovoltaïese panele: 5 stappe

Ontwerp en realisering van 'n stelsel van oriëntasie van fotovoltaïese panele: 5 stappe

Ontwerp en realisering van 'n stelsel van oriëntasie van fotovoltaïese panele: Ontwerp en realisering van 'n stelsel van oriëntasie van fotovoltaïese panele